本書主要講述基於IEEE Std 1364-2001版本的Verilog硬件描述語言，著重講述瞭使用Verilog進行數字係統的設計、驗證及綜閤。根據數字集成電路設計的工程需求，本書重點關注瞭testbench的設計編寫、驗證和測試技術，深入講述瞭基於Verilog HDL的開關級、門級、RTL級、行為級和係統級建模技術，從而使讀者能盡快掌握硬件電路和係統的高效Verilog編程技術。書中把RTL描述、電路綜閤和testbench驗證測試技術緊密結閤，給齣瞭多個從設計描述到驗證的RTL數字電路模塊和係統的設計實例。改編者在對標題、重點句子和段落進行注解時，在翻譯的基礎上針對較難理解的內容做瞭詳細說明。本書為英文版。
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用戶評價
這本書太老瞭，感覺裏麵的思路有些落後，不過經典部分也可以拿來學習。 像這類書的話，還是得跟上時代的潮流啊！幾年下來，就會被淘汰。
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