齣版者的話
譯者序
本書贊譽
前言
第1章二進製
1.1課程計劃
1.2控製復雜性的藝術
1.2.1抽象
1.2.2約束
1.2.3三Y原則
1.3數字抽象
1.4數製
1.4.1十進製數
1.4.2二進製數
1.4.3十六進製數
1.4.4字節、半字節和全字
1.4.5二進製加法
1.4.6有符號的二進製數
1.5邏輯門
1.5.1非門
1.5.2緩衝器
1.5.3與門
1.5.4或門
1.5.5其他兩輸入邏輯門
1.5.6多輸入門
1.6數字抽象
1.6.1電源電壓
1.6.2邏輯電平
1.6.3噪聲容限
1.6.4直流電壓傳輸特性
1.6.5靜態約束
1.7CMOS晶體管
1.7.1半導體
1.7.2二極管
1.7.3電容
1.7.4nMOS和pMOS晶體管
1.7.5CMOS非門
1.7.6其他CMOS邏輯門
1.7.7傳輸門
1.7.8類nMOS邏輯
1.8功耗
1.9總結和展望
習題
麵試問題
第2章組閤邏輯設計
2.1引言
2.2布爾錶達式
2.2.1術語
2.2.2與或式
2.2.3或與式
2.3布爾代數
2.3.1公理
2.3.2單變量定理
2.3.3多變量定理
2.3.4定理的統一證明方法
2.3.5等式化簡
2.4從邏輯到門
2.5多級組閤邏輯
2.5.1減少硬件
2.5.2推氣泡
2.6X和Z
2.6.1非法值X
2.6.2浮空值Z
2.7卡諾圖
2.7.1畫圈的原理
2.7.2卡諾圖化簡邏輯
2.7.3無關項
2.7.4小結
2.8組閤邏輯模塊
2.8.1復用器
2.8.2譯碼器
2.9時序
2.9.1傳播延遲和最小延遲
2.9.2毛刺
2.10總結
習題
麵試問題
第3章時序邏輯設計
3.1引言
3.2鎖存器和觸發器
3.2.1SR鎖存器
3.2.2D鎖存器
3.2.3D觸發器
3.2.4寄存器
3.2.5帶使能端的觸發器
3.2.6帶復位功能的觸發器
3.2.7晶體管級鎖存器和
觸發器的設計
3.2.8小結
3.3同步邏輯設計
3.3.1一些有問題的電路
3.3.2同步時序電路
3.3.3同步電路和異步電路
3.4有限狀態機
3.4.1有限狀態機設計實例
3.4.2狀態編碼
3.4.3Moore型狀態機和Mealy型狀態機
3.4.4狀態機的分解
3.4.5由電路圖導齣狀態機
3.4.6有限狀態機小結
3.5時序邏輯的時序
3.5.1動態約束
3.5.2係統時序
3.5.3時鍾偏移
3.5.4亞穩態
3.5.5同步器
3.5.6分辨時間的推導
3.6並行
3.7總結
習題
麵試問題
第4章硬件描述語言
4.1引言
4.1.1模塊
4.1.2硬件描述語言的起源
4.1.3模擬和綜閤
4.2組閤邏輯
4.2.1位運算符
4.2.2注釋和空白
4.2.3縮位運算符
4.2.4條件賦值
4.2.5內部變量
4.2.6優先級
4.2.7數字
4.2.8Z和X
4.2.9位混閤
4.2.10延遲
4.3結構化建模
4.4時序邏輯
4.4.1寄存器
5.2.1加法
5.2.2減法
5.2.3比較器
5.2.4算術邏輯單元
5.2.5移位器和循環移位器
5.2.6乘法
5.2.7除法
5.2.8補充閱讀
5.3數製
5.3.1定點數
5.3.2浮點數
5.4時序電路模塊
5.4.1計數器
5.4.2移位寄存器
5.5存儲器陣列
5.5.1概述
5.5.2動態隨機訪問存儲器
5.5.3靜態隨機訪問存儲器
5.5.4麵積和延遲
5.5.5寄存器文件
5.5.6隻讀存儲器
5.5.7使用存儲器陣列的邏輯
5.5.8存儲器HDL
5.6邏輯陣列
5.6.1可編程邏輯陣列
5.6.2現場可編程邏輯門陣列
5.6.3陣列實現
5.7總結
習題
麵試問題
第6章體係結構
6.1引言
6.2匯編語言
6.2.1指令
6.2.2操作數：寄存器、存儲器和常數
6.3機器語言
6.3.1R類型指令
6.3.21類型指令
6.3.3J類型指令
6.3.4解釋機器語言代碼
6.3.5存儲程序
6.4編程
6.4.1算術／邏輯指令
6.4.2分支
6.4.3條件語句
6.4.4循環
6.4.5數組
6.4.6函數調用
6.5尋址方式
6.6編譯、匯編和裝入
6.6.1內存映射
6.6.2轉換成二進製代碼和開始執行程序
6.7其他主題
6.7.1僞指令
6.7.2異常
6.7.3有符號指令和無符號指令
6.7.4浮點指令
6.8從現實世界看：x86結構
6.8.1x86寄存器
6.8.2x86操作數
6.8.3狀態標誌
6.8.4x86指令集
6.8.5x86指令編碼
6.8.6x86的其他特性
6.8.7小結
6.9總結
習題
麵試問題
第7章微體係結構
7.1引言
7.1.1體係結構狀態和指令集
7.1.2設計過程
7.1.3MIPS微體係結構
7.2性能分析
7.3單周期處理器
7.3.1單周期數據路徑
7.3.2單周期控製
7.3.3更多指令
7.3.4性能分析
7.4多周期處理器
7.4.1多周期數據路徑
7.4.2多周期控製
7.4.3更多指令
7.4.4性能分析
7.5流水綫處理器
7.5.1流水綫數據路徑
7.5.2流水綫控製
7.5.3衝突
7.5.4更多指令
7.5.5性能分析
7.6硬件描述語言錶示
7.6.1單周期處理器
7.6.2通用模塊
7.6.3基準測試程序
7.7異常
7.8高級微體係結構
7.8.1深流水綫
7.8.2分支預測
7.8.3超標量處理器
7.8.4亂序處理器
7.8.5寄存器重命名
7.8.6單指令流多數據
7.8.7多綫程
7.8.8同構多處理器
7.8.9異構多處理器
7.9從現實世界看：x86微體係結構
7.10總結
習題
麵試問題
第8章存儲器和輸入／輸齣係統
8.1引言
8.2存儲器係統性能分析
8.3高速緩存
8.3.1高速緩存中存放的數據
8.3.2高速緩存中的數據查找
8.3.3數據的替換
8.3.4高級高速緩存設計
8.3.5MIPS高速緩存的發展
8.4虛擬存儲器
8.4.1地址轉換
8.4.2頁錶
8.4.3轉換後備緩衝器
8.4.4存儲器保護
8.4.5替換策略
8.4.6多級頁錶
8.51／O簡介
8.6嵌入式I／O係統
8.6.1PIC32MX675F512H微控製器
8.6.2通用數字I／O
8.6.3串行I／O
8.6.4計時器
8.6.5中斷
8.6.6模擬I／O
8.6.7其他微控製器外設
8.7PCI／O係統
8.7.1USB
8.7.2PCI和PCI Express
8.7.3DDR3內存
8.7.4網絡
8.7.5SATA
8.7.6連接到PC
8.8從現實世界看：x86存儲器和I／O係統
8.8.1x86高速緩存係統
8.8.2x86虛擬存儲器
8.8.3x86可編程I／O
8.9總結
後記
習題
麵試問題
附錄A數字係統實現
附錄BMIPS指令
附錄CC語言編程
附錄DMIPS處理器的FPGA實現
補充閱讀
索引
· · · · · · (收起)