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译者序
前言
第一部分绪论
第1章数字抽象化
1.1数字信号
1.2数字信号容忍噪声
1.3数字信号表示复杂数据
1.3.1表示一年中的某一天
1.3.2表示减色法
1.4数字逻辑函数
1.5数字电路和系统的Verilog描述
1.6系统中的数字逻辑
小结
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习题
第2章数字系统设计实践
2.1设计流程
2.1.1设计规格
2.1.2概念开发与可行性
2.1.3划分与详细设计
2.1.4验证
2.2数字系统由芯片和电路板构建
2.3计算机辅助设计工具
2.4摩尔定律和数字系统演变
小结
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习题
第二部分组合逻辑
第3章布尔代数
3.1公理
3.2性质
3.3对偶函数
3.4标准形式
3.5从公式到门电路
3.6用Verilog描述布尔表达式
小结
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第4章CMOS逻辑电路
4.1开关逻辑
4.2MOS晶体管的开关模型
4.3CMOS门电路
4.3.1基本的CMOS 门电路
4.3.2反相器、与非门、或非门
4.3.3复杂门
4.3.4三态电路
4.3.5应避免使用的电路
小结
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习题
第5章CMOS电路的延迟和功耗
5.1静态CMOS门的延迟
5.2扇出和驱动大电容负载
5.3扇入和逻辑功效
5.4延迟计算
5.5延迟优化
5.6连线延迟
5.7CMOS电路的功率损耗
5.7.1动态功耗
5.7.2静态功耗
5.7.3功率调节
小结
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习题
第6章组合逻辑设计
6.1组合逻辑
6.2闭合
6.3真值表、最小项和标准形式
6.4蕴涵项和立方体
6.5卡诺图
6.6函数的覆盖
6.7由覆盖转化成门电路
6.8不完全确定函数
6.9“和之积”形式的实现
6.10险象
小结
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第7章使用Verilog描述组合逻辑
7.1用Verilog描述素数电路
7.1.1Verilog模块
7.1.2case语句
7.1.3casex语句
7.1.4assign语句
7.1.5结构描述
7.1.6十进制素数函数
7.2素数电路的测试平台
7.3实例：七段译码器
小结
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第8章组合电路基础单元
8.1多位信号的表示
8.2译码器
8.3多路选择器
8.4编码器
8.5仲裁器和优先编码器
8.6比较器
8.7移位器
8.8只读存储器
8.9读写存储器
8.10可编程逻辑阵列
8.11数据手册
8.12知识产权
小结
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习题
第9章组合电路实例
9.13的倍数电路
9.2明天电路
9.3优先级仲裁器
9.4井字棋游戏
小结
习题
第三部分算术电路
第10章算术电路
10.1二进制数
10.2二进制加法
10.3负数和减法
10.4乘法
10.5除法
小结
习题
第11章定点数和浮点数
11.1误差的表示方法：准度、精度和分辨率
11.2定点数
11.2.1表示方法
11.2.2运算
11.3浮点数
11.3.1表示方法
11.3.2未规格化数和逐级下溢
11.3.3浮点数乘法
11.3.4浮点数加/减法
小结
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习题
第12章快速算术电路
12.1超前进位
12.2布斯编码
12.3华莱士树
12.4综合说明
小结
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习题
第13章算术运算实例
13.1复数乘法
13.2定点和浮点格式之间的转换
13.2.1浮点格式
13.2.2定点数到浮点数的转换
13.2.3浮点数到定点数的转换
13.3FIR 滤波器
小结
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第四部分同步时序逻辑
第14章时序逻辑
14.1时序电路
14.2同步时序电路
14.3交通灯控制器
14.4状态分配
14.5实现有限状态机
14.6Verilog编程实现有限状态机
小结
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习题
第15章时序约束
15.1传播和污染延迟
15.2D触发器
15.3设置和保持时序约束
15.4时钟偏差的影响
15.5时序实例
15.6时序和逻辑综合
小结
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习题
第16章数据通路时序逻辑
16.1计数器
16.1.1简单计数器
16.1.2加一/减一/载入计数器
16.1.3定时器
16.2移位寄存器
16.2.1一个简单的移位寄存器
16.2.2左移/右移/载入移位寄存器
16.2.3通用移位器/计数器
16.3控制和数据分区
16.3.1实例：自动售货机FSM
16.3.2实例：密码锁
小结
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第17章分解有限状态机
17.1闪光信号灯
17.2交通灯控制器
小结
习题
第18章微码
18.1简单的微编码FSM
18.2指令序列
18.3多路分支
18.4多种指令类型
18.5微码子程序
18.6简单计算机
小结
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习题
第19章时序电路实例
19.13分频计数器
19.2SOS探测器
19.3井字棋游戏
19.4赫夫曼编码/译码
19.4.1赫夫曼编码器
19.4.2赫夫曼解码器
小结
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习题
第五部分实用设计
第20章验证与测试
20.1设计验证
20.1.1覆盖率的验证
20.1.2测试的类型
20.1.3静态时序分析
20.1.4形式验证
20.1.5缺陷跟踪
20.2测试
20.2.1故障模型
20.2.2组合逻辑测试
20.2.3测试冗余逻辑
20.2.4扫描
20.2.5内置自测试
20.2.6特性测试
小结
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习题
第六部分系统设计
第21章系统级设计
21.1系统设计过程
21.2规格
21.2.1Pong
21.2.2DES破解器
21.2.3音乐播放器
21.3系统划分
21.3.1Pong
21.3.2DES破解器
21.3.3音乐合成器
小结
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习题
第22章接口和系统级时序
22.1接口时序
22.1.1常有效时序
22.1.2周期性有效信号
22.1.3流控制
22.2接口划分与选择
22.3接口的串行化与分包
22.4同步时序
22.5时序表
22.5.1事件流
22.5.2流水线和时序预测
22.6接口与时序实例
22.6.1Pong
22.6.2DES破解器
22.6.3音乐播放器
小结
习题
第23章流水线
23.1流水线基础
23.2流水线举例
23.3实例：行波进位加法器流水线
23.4流水线停顿
23.5双缓冲
23.6负载均衡
23.7可变负载
23.8资源共享
小结
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习题
第24章互连
24.1互连简述
24.2总线
24.3交叉开关
24.4互连网络
小结
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习题
第25章存储器系统
25.1存储器的基本存储体
25.1.1SRAM阵列
25.1.2DRAM芯片
25.2用位片和存储体构造存储器
25.3交叉存储器
25.4高速缓存
小结
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习题
第七部分异步逻辑
第26章异步时序电路
26.1流表分析
26.2流表综合：触发电路
26.3竞争与状态分配
小结
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习题
第27章触发器
27.1锁存器的内部结构
27.2触发器的内部结构
27.3CMOS锁存器与触发器
27.4锁存器的流表推理
27.5D触发器的流表综合
小结
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习题
第28章亚稳态和同步失效
28.1同步失效
28.2亚稳态
28.3进入和脱离非法状态的概率
28.4亚稳态的演示
小结
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习题
第29章同步器设计
29.1何处使用同步器
29.2蛮力同步器
29.3多位信号的问题
29.4FIFO同步器
小结
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习题
附录Verilog编码风格
参考文献
Verilog模块索引
主题词索引
· · · · · · (收起)