在电子线路设计领域中，设计自动化工具已经逐步为设计者所接受，它必将取代人工设计方法，成为主要的设计手段。目前，VHDL已成为许多设计自动化工具普遍彩用的标准化硬件描述语言。掌握VHDL语言，用VHDL语言设计电子线路，是电子线路设计者必须掌握的基本技能。VHDL语言功能强，覆盖面大，灵活性高，但对于初学者来说，用VHDL语言描述电路有很大难度。为解决这个问题，本书除了介绍VHDL基本语言
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