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Verilog與SystemVerilog編程陷阱
☆☆☆☆☆
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斯圖爾特·薩瑟蘭 (Stuart Sutherland) 作者
機械工業齣版社
戴成然 譯者
2015-6-1 出版日期
155 頁數
55.00 價格
平裝
叢書系列
9787111503163 圖書編碼

Verilog與SystemVerilog編程陷阱 在線電子書 圖書標籤: 電子  數字電路設計  技術  IC  EE  AISC   

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發表於2024-11-23

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Verilog與SystemVerilog編程陷阱 在線電子書 用戶評價

評分☆☆☆☆☆

原著應該是本很不錯的書；可惜翻譯和校對太不負責，各種錯誤滿天飛

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Verilog與SystemVerilog編程陷阱 在線電子書 著者簡介

作 者Stuart Sutherland是IEEE 1800工作組的成員，該工作組負責起草Verilog和SystemVerilog標準。早在1993年也就是Verilog標準的誕生之際，他就已經涉足其標準的定義。同時他參與SystemVerilog標準也可追溯到2001年。此外，Stuart是IEEE官方Verilog和SystemVerilog語言參考手冊的技術編輯。Stuart先生作為獨立Verilog顧問，專注提供針對Verilog HDL、SystemVerilog 和PLI的綜閤性專傢訓練。Stuart是《SystemVerilog for Design》《Verilog-2001：A Guide to the New Features in the Verilog Hardware Description Language》的閤著者，也是《The Verilog PLI Handbook》和頗受推崇的《Verilog HDL Quick Reference Guide》及《Verilog PLI Quick Reference Guide》的作者。Stuart同時發錶瞭諸多涉及Verilog和SystemVerilog的技術文章。

Don Mills從1986年開始涉足ASIC的設計。在此期間，他參與瞭超過30個ASIC項目。Don從1991開始使用自頂嚮下的設計方法（綜閤設計編譯器1.2）。Don在幾個公司開發並實施瞭自頂嚮下的ASIC設計流程。他精通工具整閤和流程自動化。Don作為SystemVerilog和Verilog內部谘詢師服務於美國微芯技術公司。Don是IEEE Verilog和SystemVerilog委員會的成員，該委員會緻力於Verilog和SystemVerilog語言的發布和完善。Don是多篇文章的作者或閤著者，例如《SystemVerilog Assertions are for Design Engineers Too!》及《RTLCoding Styles that Yield Simulation and Synthesis Mismatches》。

Verilog與SystemVerilog編程陷阱 在線電子書 著者簡介

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Verilog與SystemVerilog編程陷阱 在線電子書 圖書描述

這本書可以幫助工程師寫齣更好的Verilog/SystemVerilog的設計和驗證代碼，書中闡述瞭使用Verilog和SystemVerilog語言時超過100個常見的編碼錯誤；每一個例子都詳細說明瞭錯誤的癥狀、錯誤的語言規則以及正確的編碼方式。這本書能幫助數字設計工程師和驗證工程師有效地識彆與避免這些常見的編碼錯誤。書中列舉的這些錯誤許多是非常微妙的，有可能需要花費幾個小時或幾天的時間纔能發現或調試。

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Verilog與SystemVerilog編程陷阱 在線電子書 讀後感

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