並行多核體係結構基礎 pdf epub mobi txt 電子書 下載2025

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雖然多核現在是主流架構，但很少有教科書涵蓋並行多核體係結構。本書填補瞭這一空白，為研究生或高級本科體係結構課程提供瞭所有材料，重點是多核處理器的體係結構。這本書也適閤作為從事多核編程或多核芯片設計的專業人員的參考書。

本書特點

從不同的視角嚮讀者介紹共享存儲並行程序是如何編寫的。

幫助讀者理解共享存儲多核和多處理器所需要的軟件基礎及硬件支持。

討論瞭存儲層次、設計共享存儲並行多處理器時的基本問題、高速緩存一緻性、存儲一緻性、同步、互連網絡，並嚮讀者展示不同概念是如何交互和適配的。

探索圖形處理單元（GPU）係統中經常使用的單指令流多綫程（SIMT）編程模型。

[美]湯孟岩（Yan Solihin）著：湯孟岩（Yan Solihin） 北卡羅來納州立大學電子與計算機工程係教授，長期從事計算機體係結構方嚮的研究工作。研究興趣包括計算機體係結構、計算機係統建模方法和圖像處理，在計算機體係結構和性能建模領域發錶過大量高水平論文，相關研究受到美國國傢自然科學基金、Intel、IBM、Samsung、Tekelec、SunMicrosystems和HP的資助。他於2017年被選為IEEE會士，並入選瞭高性能計算機體係結構國際會議（HPCA）名人堂（2015年）。此外，他還長期從事計算機體係結構的教學工作，具有豐富的教學經驗。創立和領導瞭針對性能、可靠性和安全的體係結構研究小組，並且開源瞭大量針對多核體係結構性能建模和性能優化的軟件工具。

譯者序
前言
縮寫詞錶
第1章　多核體係結構概述 1
1.1　多核體係結構的由來 2
1.2　並行計算機概述 9
1.2.1　並行計算機的Flynn分類法 12
1.2.2　MIMD並行計算機分類 13
1.3　未來的多核體係結構 14
1.4　習題 18
課堂習題 18
課後習題 18
第2章　並行編程概述 20
2.1　並行程序性能的限製因素 20
2.2　並行編程模型 23
2.2.1　共享存儲與消息傳遞模型的對比 25
2.2.2　一個簡單的例子 26
2.2.3　其他編程模型 29
2.3　習題 37
課後習題 37
第3章　共享存儲並行編程 39
3.1　並行編程的步驟 39
3.2　依賴分析 40
3.2.1　循環級依賴分析 42
3.2.2　迭代空間遍曆圖和循環傳遞依賴圖 42
3.3　識彆循環結構中的並行任務 45
3.3.1　循環迭代間的並行和DOALL並行 45
3.3.2　DOACROSS：循環迭代間的同步並行 46
3.3.3　循環中語句間的並行 48
3.3.4　DOPIPE：循環中語句間的流水綫並行 50
3.4　識彆其他層麵的並行 51
3.5　通過算法知識識彆並行 53
3.6　確定變量的範圍 55
3.6.1　私有化 56
3.6.2　歸約變量和操作 57
3.6.3　準則 58
3.7　同步 59
3.8　任務到綫程的映射 60
3.9　綫程到處理器的映射 64
3.10　OpenMP概述 67
3.11　習題 72
課堂習題 72
課後習題 77
第4章　針對鏈式數據結構的並行編程 79
4.1　LDS並行化所麵臨的挑戰 79
4.2　LDS並行化技術 80
4.2.1　計算並行化與遍曆 80
4.2.2　針對數據結構的操作並行化 82
4.3　針對鏈錶的並行化技術 89
4.3.1　讀操作之間的並行 89
4.3.2　LDS遍曆中的並行 91
4.3.3　細粒度鎖方法 94
4.4　事務內存 98
4.5　習題 99
課堂習題 99
課後習題 101
第5章　存儲層次結構概述 103
5.1　存儲層次的意義 103
5.2　高速緩存體係結構基礎 104
5.2.1　數據放置策略 105
5.2.2　數據替換策略 109
5.2.3　數據寫策略 111
5.2.4　多級高速緩存中的包含策略 113
5.2.5　統一/分立/Banked高速緩存和高速緩存流水綫 117
5.2.6　高速緩存尋址和旁路轉換緩衝 119
5.2.7　非阻塞式高速緩存 121
5.3　高速緩存性能 122
5.3.1　高速緩存缺失的冪次定律 124
5.3.2　棧距離特性 125
5.3.3　高速緩存性能指標 126
5.4　預取 127
5.4.1　步長預取和順序預取 128
5.4.2　多處理器係統中的預取 130
5.5　多核體係結構中的高速緩存設計 130
5.6　高速緩存的物理組成 131
5.6.1　集中式高速緩存 131
5.6.2　分布式高速緩存 133
5.6.3　混閤式高速緩存 133
5.7　高速緩存的邏輯組成 135
5.7.1　散列函數 139
5.7.2　改善共享高速緩存的距離局部性 140
5.7.3　私有高速緩存結構中的容量共享 141
5.8　案例分析 143
5.8.1　IBM Power7的存儲層次 143
5.8.2　AMD Shanghai和Intel Barcelona處理器存儲層次的比較 146
5.9　習題 148
課堂習題 148
課後習題 150
第6章　共享存儲多處理器簡介 152
6.1　緩存一緻性問題 153
6.2　存儲一緻性問題 155
6.3　同步問題 156
6.4　習題 160
課堂習題 160
課後習題 161
第7章　緩存一緻性基礎 163
7.1　概述 164
7.2　基於總綫的多處理器緩存一緻性問題 168
7.2.1　“寫直達”緩存的一緻性協議 168
7.2.2　“寫迴”緩存的MSI協議 170
7.2.3　“寫迴”緩存的MESI協議 175
7.2.4　“寫迴”緩存的MOESI協議 178
7.2.5　“寫迴”緩存基於更新的協議 183
7.3　緩存設計對緩存一緻性性能的影響 186
7.4　性能及其他實際問題 187
7.4.1　預取和一緻性缺失 187
7.4.2　多級緩存 187
7.4.3　偵聽過濾 189
7.5　點對點互連網絡上的廣播式協議 189
7.6　習題 203
課堂習題 203
課後習題 207
第8章　對同步的硬件支持 209
8.1　鎖的實現 209
8.1.1　對鎖實現性能的評估 209
8.1.2　對原子指令的需求 210
8.1.3　TS鎖 212
8.1.4　TTSL 214
8.1.5　LL/SC鎖 215
8.1.6　Ticket鎖 218
8.1.7　ABQL 219
8.1.8　各種鎖實現的量化比較 221
8.2　柵障的實現 222
8.2.1　翻轉感應集中式柵障 223
8.2.2　組閤樹柵障 225
8.2.3　硬件柵障實現 225
8.3　事務內存 227
8.4　練習 232
課堂習題 232
課後習題 236
第9章　存儲一緻性模型 238
9.1　程序員的直覺 238
9.2　保證順序一緻性的體係結構機製 242
9.2.1　在基於總綫的多處理器中基本的SC實現 242
9.2.2　改善SC性能的技術 244
9.3　鬆弛的一緻性模型 246
9.3.1　安全網 246
9.3.2　處理器一緻性 246
9.3.3　弱序 248
9.3.4　釋放一緻性 250
9.3.5　惰性釋放一緻性 253
9.4　不同存儲一緻性模型中的同步 254
9.5　習題 256
課堂習題 256
課後習題 260
第10章　高級緩存一緻性設計 262
10.1　目錄式一緻性協議 262
10.2　目錄式一緻性協議概覽 262
10.3　目錄式緩存一緻性協議基礎 268
10.4　實現正確性和性能 272
10.4.1　由目錄狀態不同步引起的競爭處理 272
10.4.2　由對請求非實時處理引起的競爭處理 274
10.4.3　寫傳播和事務串行化 280
10.4.4　同步支持 281
10.4.5　存儲一緻性模型 282
10.5　當前設計問題 283
10.5.1　處理不精確的目錄信息 283
10.5.2　一緻性粒度 286
10.5.3　係統劃分 288
10.5.4　加速綫程遷移 289
10.6　習題 291
課堂習題 291
課後習題 293
第11章　互連網絡體係結構 295
11.1　鏈路、信道和延遲 296
11.2　網絡拓撲 298
11.3　路由策略和算法 302
11.4　路由器體係結構 312
11.5　案例研究：Alpha 21364網絡體係結構 315
11.6　多核設計的問題 317
11.7　習題 319
課堂習題 319
課後習題 321
第12章　SIMT體係結構 323
12.1　SIMT編程模型 323
12.2　將SIMT工作負載映射到SIMT核上 325
12.3　SIMT核體係結構 326
12.3.1　標量ISA 326
12.3.2　SIMD化/嚮量化：Warp構造 326
12.3.3　細粒度多綫程（Warp級並行） 328
12.3.4　微體係結構 328
12.3.5　流水綫執行 329
12.3.6　控製流處理 330
12.3.7　內存係統 331
12.4　習題 334
課堂習題 334
課後習題 335
第13章　專傢訪談 337
參考文獻 356
索引 361
· · · · · · (收起)