第1章 EDA技術概述 1.1 EDA技術及發展 1.2 EDA設計流程 1.2.1 設計準備 1.2.2 設計輸入 1.2.3 設計處理 1.2.4 設計校驗 1.2.5 器件編程 1.2.6 器件測試和設計驗證 1.3 硬件描述語言 1.3.1 VHDL 1.3.2 Verilog HDL 1.3.3 AHDL 1.4 可編程邏輯器件 1.5 常用EDA工具 1.5.1 設計輸入編輯器 1.5.2 仿真器 1.5.3 HDL綜閤器 1.5.4 適配器（布局布綫器） 1.5.5 下載器（編程器） 本章小結 思考題和習題第2章 EDA工具軟件的使用方法 2.1 Quartus II軟件的安裝 2.2 Quartus II軟件的主界麵 2.3 Quartus II的圖形編輯輸入法 2.3.1 編輯輸入圖形設計文件 2.3.2 編譯設計文件 2.3.3 仿真設計文件 2.3.4 編程下載設計文件 2.4 MAX+PLUS II設計工程的轉換 2.5 Quartus II宏功能模塊的使用方法 2.5.1 設計原理 2.5.2 編輯輸入頂層設計文件 2.5.3 仿真頂層設計文件 2.5.4 硬件驗證與測試 2.5.5 圖形文件的轉換 2.6 嵌入式邏輯分析儀的使用方法 2.6.1 打開SignalTap II編輯窗口 2.6.2 調入節點信號 2.6.3 參數設置 2.6.4 文件存盤 2.6.5 編譯與下載 2.6.6 運行分析 2.7 嵌入式鎖相環宏功能模塊的使用方法 2.8 設計優化 2.8.1 麵積與速度的優化 2.8.2 時序約束與選項設置 2.8.3 Fitter設置 2.9 Quartus II的RTL閱讀器 本章小結 思考題和習題第3章 VHDL 3.1 VHDL設計實體的基本結構 3.1.1 庫、程序包 3.1.2 實體 3.1.3 結構體 3.1.4 配置 3.1.5 基本邏輯器件的VHDL描述 3.2 VHDL語言要素 3.2.1 VHDL文字規則 3.2.2 VHDL數據對象 3.2.3 VHDL數據類型 3.2.4 VHDL的預定義數據類型 3.2.5 IEEE預定義的標準邏輯位和矢量 3.2.6 用戶自定義數據類型方式 3.2.7 VHDL操作符 3.2.8 VHDL的屬性 3.3 VHDL的順序語句 3.3.1 賦值語句 3.3.2 流程控製語句 3.3.3 WAIT語句 3.3.4 ASSERT（斷言）語句 3.3.5 NULL（空操作）語句 3.4 並行語句 3.4.1 PROCESS（進程）語句 3.4.2 塊語句 3.4.3 並行信號賦值語句 3.4.4 子程序和並行過程調用語句 3.4.5 元件例化（COMPONENT）語句 3.4.6 生成語句 3.5 VHDL的庫和程序包 3.5.1 VHDL庫 3.5.2 VHDL程序包 3.6 VHDL設計流程 3.6.1 編輯VHDL源程序 3.6.2 設計8位計數顯示譯碼電路頂層文件 3.6.3 編譯頂層設計文件 3.6.4 仿真頂層設計文件 3.6.5 下載頂層設計文件 3.7 VHDL仿真 3.7.1 VHDL仿真支持語句 3.7.2 VHDL測試平颱軟件的設計 本章小結 思考題和習題第4章 Verilog HDL 4.1 Verilog HDL設計模塊的基本結構 4.1.1 模塊端口定義 4.1.2 模塊內容 4.2 Verilog HDL的詞法 4.2.1 空白符和注釋 4.2.2 常數 4.2.3 字符串 4.2.4 關鍵詞 4.2.5 標識符 4.2.6 操作符 4.2.7 Verilog HDL數據對象 4.3 Verilog HDL的語句 4.3.1 賦值語句 4.3.2 條件語句 4.3.3 循環語句 4.3.4 結構聲明語句 4.3.5 語句的順序執行與並行執行 4.4 不同抽象級彆的Verilog HDL模型 4.4.1 Verilog HDL門級描述 4.4.2 Verilog HDL的行為級描述 4.4.3 用結構描述實現電路係統設計 4.5 Verilog HDL設計流程 4.5.1 編輯Verilog HDL源程序 4.5.2 設計BCD加法器電路頂層文件 4.5.3 編譯頂層設計文件 4.5.4 仿真頂層設計文件 4.5.5 下載頂層設計文件 4.6 Verilog HDL仿真 4.6.1 Verilog HDL仿真支持語句 4.6.2 Verilog HDL測試平颱軟件的設計 本章小結 思考題和習題第5章 常用EDA工具軟件 5.1 ModelSim 5.1.1 ModelSim的使用方法 5.1.2 ModelSim與Quartus II的接口 5.1.3 ModelSim交互命令方式仿真 5.1.4 ModelSim批處理工作方式 5.2 基於Matlab/DSP Builder的DSP模塊設計 5.2.1 設計原理 5.2.2 建立Matlab設計模型 5.2.3 Matlab模型仿真 5.2.4 Signal Compiler使用方法 5.2.5 使用Modelsim進行RTL級仿真 5.2.6 使用Quartus II實現時序仿真 5.2.7 硬件實現與測試 5.2.8 DSP Builder的層次設計 5.3 Nios II嵌入式係統開發軟件 5.3.1 Nios II的硬件開發 5.3.2 調整SDRAM地址 5.3.3 生成Nios II硬件係統 5.3.4 Nios II係統的調試 5.3.5 Nios II的常用組件與編程 5.3.6 SOPC的應用 本章小結 思考題和習題第6章 可編程邏輯器件 6.1 PLD的基本原理 6.1.1 PLD的分類 6.1.2 陣列型PLD 6.1.3 現場可編程門陣列FPGA 6.1.4 基於查找錶（LUT）的結構 6.2 PLD的設計技術 6.2.1 PLD的設計方法 6.2.2 在係統可編程技術 6.2.3 邊界掃描技術 6.3 PLD的編程與配置 6.3.1 CPLD的ISP方式編程 6.3.2 使用PC的並口配置FPGA 本章小結 思考題和習題第7章 EDA技術的應用 7.1 組閤邏輯電路設計應用 7.1.1 運算電路設計 7.1.2 編碼器設計 7.1.3 譯碼器設計 7.1.4 數據選擇器設計 7.1.5 數據比較器設計 7.1.6 ROM的設計 7.2 時序邏輯電路設計應用 7.2.1 觸發器設計 7.2.2 鎖存器設計 7.2.3 移位寄存器設計 7.2.4 計數器設計 7.2.5 隨機讀寫存儲器RAM的設計 7.3 基於EDA的數字係統設計 7.3.1 計時器的設計 7.3.2 萬年曆的設計 7.3.3 8位十進製頻率計設計 本章小結 思考題和習題附錄A EDA6000實驗開發係統 A.1 EDA6000的特點 A.2 EDA6000的使用方法 A.2.1 EDA6000的硬件結構 A.2.2 EDA6000軟件平颱的使用方法附錄B Altera DE2開發闆使用方法 B.1 Altera DE2開發闆的結構 B.2 DE2開發闆的實驗模式與目標芯片的引腳連接 B.3 DE2開發闆實驗的操作 B.3.1 編輯 B.3.2 編譯 B.3.3 仿真 B.3.4 引腳鎖定 B.3.5 編程下載 B.3.6 硬件驗證 B.4 DE2開發闆的控製嵌闆 B.4.1 打開控製嵌闆 B.4.2 設備檢測附錄C Quartus II的宏函數和強函數 C.1 宏函數 C.2 強函數參考文獻
· · · · · · (收起)