譯者序譯者簡介前言第1章 數製和編碼 1.1 按位計數製 1.2 八進製和十六進製 1.3 常用按位計數製的轉換 1.4 十進製數的二進製編碼 1.5 字符編碼 參考資料 訓練題 練習題第2章 組閤邏輯設計原理 2.1 開關代數 2.1.1 公理 2.1.2 單變量定理 2.1.3 二變量定理和三變量定理 2.1.4 n變量定理 2.1.5 對偶性 2.1.6 邏輯函數的標準錶示法 2.2 組閤電路分析 2.3 組閤電路的綜閤 2.3.1 電路描述與設計 2.3.2 電路處理 2.3.3 組閤電路最小化 2.3.4 卡諾圖 2.3.5 最小化“積之和”錶達式 2.3.6 其他最小化問題 2.3.7 程序化的最小化方法 2.4 定時冒險 2.4.1 靜態冒險 2.4.2 利用卡諾圖發現靜態冒險 2.4.3 動態冒險 2.4.4 設計無冒險電路 參考資料 訓練題 練習題第3章 硬件描述語言 3.1 基於HDL的數字設計 3.1.1 為什麼用HDL 3.1.2 HDL工具組 3.1.3 基於HDL的設計流程 3.2 VHDL硬件描述語言 3.2.1 程序結構 3.2.2 類型、常量和數組 3.2.3 函數和過程 3.2.4 庫和包 3.2.5 結構形式的設計元素 3.2.6 數據流形式的設計元素 3.2.7 行為形式的設計元素 3.2.8 時間尺度 3.2.9 模擬 3.2.10 測試平颱 3.2.11 時序邏輯設計的VHDL特性 3.2.12 綜閤 參考資料 訓練題 練習題第4章 組閤邏輯設計實踐 4.1 組閤型PLD 4.1.1 可編程邏輯陣列 4.1.2 可編程陣列邏輯器件 4.1.3 通用陣列邏輯器件 4.1.4 復雜型可編程邏輯器件 4.2 譯碼器 4.2.1 二進製譯碼器 4.2.2 大規模元件的邏輯符號 4.2.3 3-8譯碼器74x138 4.2.4 級聯二進製譯碼器 4.2.5 用VHDL實現譯碼器 4.3 編碼器 4.3.1 優先級編碼器 4.3.2 優先級編碼器74x148 4.3.3 用VHDL實現編碼器 4.3.4 用Verilog實現編碼器 4.4 三態器件 4.4.1 三態緩衝器 4.4.2 標準MSI三態緩衝器 *4.4.3 用VHDL實現三態輸齣 4.5 多路復用器 4.5.1 標準MSI多路復用器 4.5.2 擴展多路復用器 4.5.3 多路復用器.多路分配器和總綫 4.5.4 用VHDL實現多路復用器 4.6 “異或”門和奇偶校驗電路 4.6.1 “異或”門和“異或非”門 4.6.2 奇偶校驗電路 4.6.3 9位奇偶校驗發生器74x280 4.6.4 奇偶校驗的應用 4.6.5 用VHDL實現“異或”門和奇偶校驗電路 4.7 比較器 4.7.1 比較器結構 4.7.2 迭代電路 4.7.3 迭代比較器電路 4.7.4 標準MSI大小比較器 4.7.5 用HDL實現比較器 4.7.6 用ABEL和PLD實現比較器 4.7.7 用VHDL實現比較器 4.7.8 用Verilog實現比較器 *4.8 加法器.減法器和ALU 4.8.1 半加器和全加器 4.8.2 串行進位加法器 4.8.3 減法器 4.8.4 先行進位加法器 4.8.5 MSI加法器 4.8.6 MSI算術邏輯單元 4.8.7 組間先行進位 4.8.8 用VHDL實現加法器 參考資料 訓練題 練習題第5章 時序邏輯設計原理 5.1 雙穩態元件 5.1.1 數字分析 5.1.2 模擬分析 5.1.3 亞穩態特性 5.2 鎖存器與觸發器 5.2.1 S-R鎖存器 5.2.2 S-R鎖存器 5.2.3 具有使能端的S-R鎖存器 5.2.4 D鎖存器 5.2.5 邊沿觸發式D觸發器 5.2.6 具有使能端的邊沿觸發式D觸發器 5.2.7 掃描觸發器 *5.2.8 主從式S-R觸發器 *5.2.9 主從式J-K觸發器 *5.2.1 0邊沿觸發式J-K觸發器 5.2.1 1T觸發器 5.3 時鍾同步狀態機分析 5.3.1 狀態機結構 5.3.2 輸齣邏輯 5.3.3 特徵方程 5.3.4 使用D觸發器的狀態機分析 5.4 時鍾同步狀態機設計 5.4.1 狀態錶設計舉例 5.4.2 狀態最小化 5.4.3 狀態賦值 5.4.4 采用D觸發器的綜閤 *5.4.5 采用J-K觸發器的綜閤 5.4.6 采用D觸發器的其他設計例子 5.5 用狀態圖設計狀態機 5.6 用VHDL設計時序電路 5.6.1 時鍾電路 5.6.2 用VHDL設計狀態機 5.6.3 VHDL狀態機舉例 5.6.4 VHDL中的狀態賦值 5.6.5 VHDL中的流水綫型輸齣 5.6.6 不用狀態錶的直接VHDL編程 5.6.7 更多VHDL狀態機例子 5.6.8 用VHDL定義觸發器 5.6.9 VHDL狀態機測試平颱 5.6.10 反饋時序電路 參考資料 訓練題 練習題第6章 時序邏輯設計實踐 6.1 鎖存器和觸發器 6.1.1 SSI型鎖存器和觸發器 *6.1.2 開關消顫 6.1.3 最簡單的開關消顫電路 *6.1.4 總綫保持電路 6.1.5 多位寄存器和鎖存器 6.1.6 用VHDL實現寄存器和鎖存器 6.2 時序型PLD 6.2.1 時序型GAL器件 6.2.2 PLD定時規格說明 6.3 計數器 6.3.1 行波計數器 6.3.2 同步計數器 6.3.3 MSI型計數器及應用 6.3.4 二進製計數器狀態的譯碼 6.3.5 用VHDL實現計數器 6.4 移位寄存器 6.4.1 移位寄存器結構 6.4.2 MSI移位寄存器 6.4.3 移位寄存器計數器 6.4.4 環形計數器 6.4.5 用VHDL實現移位寄存器 6.5 同步設計方法 6.6 同步設計中的障礙 6.6.1 時鍾偏移 6.6.2 選通時鍾 6.6.3 異步輸入 6.7 同步器故障和亞穩定性 6.7.1 同步器故障 6.7.2 亞穩定性分辨時間 6.7.3 可靠同步器設計 6.7.4 亞穩定的定時分析 6.7.5 更好的同步器 6.7.6 其他同步器設計 6.7.7 同步高速數據傳輸 參考資料 訓練題 練習題第7章 存儲器、CPLD和FPGA 7.1 隻讀存儲器 7.1.1 ROM用於“隨機”組閤邏輯函數 *7.1.2 ROM的內部結構 *7.1.3 二維譯碼 7.1.4 商用ROM的類型 7.1.5 ROM的控製輸入和定時 7.1.6 ROM的應用 7.2 讀／寫存儲器 7.3 靜態RAM 7.3.1 靜態RAM的輸入和輸齣 7.3.2 靜態RAM的內部結構 7.3.3 靜態RAM的定時 *7.3.4 標準靜態RAM *7.3.5 同步SRAM 7.4 動態RAM 7.4.1 動態RAM的結構 7.4.2 SDRAM的定時 7.4.3 DDRSDRAM 7.5 復雜可編程邏輯器件 7.5.1 XilinxXC9500CPLD係列 7.5.2 功能塊體係結構 7.5.3 輸入／輸齣塊體係結構 7.5.4 開關矩陣 7.6 現場可編程門陣列 7.6.1 XilinxXC4000FPGA係列 7.6.2 可配置邏輯塊 7.6.3 輸入／輸齣塊 7.6.4 可編程互連 參考資料 訓練題 練習題
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